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課程名稱 |
邏輯合成與驗證
Logic Synthesis and Verification |
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開課學期 |
112-1 |
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授課對象 |
電機資訊學院 電機工程學研究所 |
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授課教師 |
江介宏 |
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課號 |
EEE5028 |
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課程識別碼 |
943EU0300 |
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班次 |
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學分 |
3.0 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期二2,3,4(9:10~12:10) |
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上課地點 |
電二106 |
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備註 |
本課程以英語授課。
總人數上限：20人 |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
Logic Synthesis and Verification are essential steps in Electronic Design Automation (EDA). They also play important roles in extension to automated reasoning and software engineering. This course is devoted to introduce some classical problems and modern solutions in synthesizing and verifying logic circuits. |
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課程目標 |
The course will introduce Boolean algebra, Boolean function representation and manipulation, logic circuit optimization, equivalence and property checking, and advanced topics. |
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課程要求 |
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
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參考書目 |
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評量方式
(僅供參考) |
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